Введение
ГЛАВА 1. Физические основы энергопотребления наноразмерных цифровых КМОП СБИС 18
1.1. Динамическая мощность цифровых КМОП СБИС 19
1.1.1. Мощность, затрачиваемая на перезаряд узловой емкости 19
1.1.2 Мощность, связанная с протеканием сквозного тока 20
1.1.3. Метод энергетической оптимизации логических цепей 21
1.1.4 Выводы по параграфу 26
1.2. Статическая мощность цифровых СБИС 26
1.2.1. Подпороговый ток 27
1.2.1. Ток обратно смещенного р-n перехода 29
1.2.2. Ток утечки через переход затвор-подложка 31
1.2.4. Ток стока, индуцированный затвором (GIDL) 33
1.3. Тенденции в изменении соотношений между динамической и статической мощностью при уменьшении проектных норм 35
Выводы по главе 39
ГЛАВА 2. Снижение энергопотребления арифметико-логических блоков 41
2.1. Снижение энергопотребления цепей распространения тактового сигнала 41
2.2. Методы снижения энергопотребления арифметико-логических блоков, заложенные в средства САПР 53
2.2.1. Изменение размеров элементов (Gate Sizing) 55
2.2.2. Переподключение входов элементов (Pin swapping) 57
2.2.3. Объединение элементов (Pin merging) 58
2.2.4. Оптимизация фронтов сигналов (Slew optimization) 59
2.2.5. Перестроение логических цепей 59
2.2.6. Алгоритм автоматической оценки мощности. Анализ рассмотренных методов. 61
2.3. Библиотека стандартных логических элементов 64
2.3.1. Логика с использованием проходных транзисторов 64
2.3.2. Преодоление ограничений, накладываемых на элементы с проходными транзисторами. 69
2.3.3. Разработанные элементы библиотеки 1Ъ
2.4. Методика использования функциональных узлов 75
2.4. Модификация метода отключения функциональных узлов 79
Выводы по главе 83
ГЛАВА 3. Снижение энергопотребления СФ-блоков СОЗУ 86
3.1. Обобщенная структурная схема двух координатной секции СОЗУ. 86
3.2. Анализ энергопотребления секции однопортовой СОЗУ 89
3.3. Определение оптимальной структуры секции накопителя 101
3.4. Методы повышения быстродействия СОЗУ 108
Выводы по главе 116
ГЛАВА 4. Практическое использование разработанного маршрута проектирования 118
4.1. Использование библиотеки, включающей разработанные логические элементы 118
4.2. Семейство СФ-блоков СОЗУ 120
4.1.1. Выбор ячейки памяти для СФ-блока СОЗУ 121
4.1.2. Предварительный расчет параметров СФ-блока СОЗУ 4К16 бит 122
4.1.3. Схемотехническая и топологическая реализация СФ-блока СОЗУ 124
4.1.4. Верификация СОЗУ 126
4.3. СФ-блоков ФАПЧ 129
4.2.1. Структурная схема ФАПЧ и принцип действия 131
4.2.2. Цифровое ядро ФАПЧ 132
4.2.3. Минимизация энергопотребления ФАПЧ 133
Заключение 137
Список литературы 140
