Введение
1. Радиационные эффекты в КМОП-технологиях 16
1.1. Эффекты накопленной дозы 16
1.1.1. Эффекты накопленной дозы в подзатворном оксиде. 16
1.1.2. Эффекты накопленной дозы в оксиде по краям затвора. 20
1.1.3. Эффекты накопленной дозы в полевом оксиде. 22
1.2. Одиночные сбои – Single Event Upsets (SEU) 23
1.2.1. Множественные сбои 25
1.2.2. Множественные сбои и биполярный эффект. 27
1.2.3. Кратковременные переходные процессы
1.3. Одиночное защелкивание 30
1.4. Имеющиеся в распоряжении технологии
1.4.1. Технология КНИ025/035 34
1.4.2. Технология TSMC65 38
1.5. Выводы 47
2. Распространенные решения для повышения сбоеустойчивости цифровых схем 49
2.1. Модель кратковременного переходного процесса (SET) 49
2.2. Сбоеустойчивые ячейки памяти 52
2.3. Обзор сбоеустойчивых решений для комбинационной логики
2.3.1. Адаптивное управление потенциалом кармана 60
2.3.2. Схемы на основе проходного И 62
2.3.3. Двухпортовый инвертор с адаптивным смещением кармана 63
2.3.4. Дифференциальная каскодная логика 64
2.4. Моделирование сбоеустойчивой комбинационной логики 66
2.4.1. Моделирование и измерение 68
2.4.2. Сравнение характеристик 70
2.4.3. Сравнение сбоеустойчивости 72
2.4.4. Выводы 2.5. Обзор сбоеустойчивых триггеров 76
2.6. Сбоеустойчивость записи и тактирования триггеров. 80
2.7. Сравнение характеристик двойных и тройных мажоритарных элементов 88
2.8. Выводы 91
3. Проектирование сбоеустойчивого блока памяти – схемотехника 93
3.1. Устройство блока памяти 93
3.2. Схемотехническая реализация ячеек памяти 95
3.3. Снижение сбоеустойчивости ячеек DICE при операциях чтения
3.3.1. Использование при операциях чтения двух ключей, а не четырех 97
3.3.2. Двухкоординатная выборка 99
3.3.3. Гальваническая развязка запоминающего элемента и битовых линий 101
3.4. Моделирование сбоев в различных узлах блока памяти 102
3.4.1. Подготовка тестовой системы для моделирования 103
3.4.2. Схема выборки 104
3.4.3. Дешифратор адреса 106
3.4.4. Усилитель чтения 107
3.4.5. Буфер записи 110
3.4.6. Выводы 113
3.5. Обзор существующих решений, применяемых для повышения сбоеусточивости вспомогательной логики блоков памяти. 114
3.5.1. Резервирование при помощи весовой схемы голосования 114
3.5.2. Двойное резервирование ДШ адреса в сочетании со вложенной выборкой 115
3.5.3. Двойное резервирование ДШ адреса и ячеек памяти в регистровом файле 117
3.5.4. Контроль целостности сигналов управления в кэш-памяти 119
3.5.5. Сводка 120
3.6. Выводы 121
4. Проектирование сбоеустойчивого блока памяти – топология 123
4.1. Разнесение чувствительных объемов в ячейках DICE 123
4.1.1. Проектирование топологии ячеек DICE 123
4.1.2. Топологическое разнесение разрядов 129
4.2. Особенности топологической реализации дешифратора адреса с двойным и
тройным резервированием. 130
4.2.1. Устройство дешифратора второго уровня 131
4.2.2. Топология дешифратора с тройным резервированием 132
4.2.3. Топология дешифратора с двойным резервированием
4.3. Резервирование схемы управления 135
4.4. Методика проектирования библиотеки унифицированных элементов сбоеустойчивых блоков памяти 137
4.5. Сравнение характеристик различных вариантов резервирования дешифратора адреса 1 4.5.1. Входная емкость и площадь топологии 140
4.5.2. Энергопотребление и быстродействие 140
4.6. Анализ вероятности возникновения сбоя в схемах дешифрации адреса и выборки без резервирования и с двойным резервированием 143
4.6.1. Схема без резервирования 144
4.6.2. Двойное резервирование с C-элементом в качестве мажоритарного 145
4.6.3. Двойное резервирование с мажорированием в ячейке памяти 146
4.6.4. Тройное резервирование 148
4.6.5. Сравнение эффективности двойного резервирования дешифратора адреса для технологий КНИ 0,25 мкм и объемного кремния 65 нм 149
4.6.6. Комплексное сравнение характеристик различных вариантов резервирования 150
4.7. Выводы 152
5. Результаты исследований 154
5.1. Блоки памяти, разработанные по технологии КНИ с проектными нормами 0,25 мкм. 154
5.2. Экспериментальные блоки памяти, разработанные по технологии объемного кремния с проектными нормами 65 нм. 158
5.2.1. Состав тестового кристалла 158
5.2.2. Методика испытаний 159
5.2.3. Результаты испытаний 160
5.2.4. Механизм возникновения кратных сбоев 163
5.3. Выводы 166
Заключение 167
Основной теоретический результат: 167 Основной практический результат: 167
Частные практические результаты: 168
Рекомендации для проектирования сбоеустойчивых блоков памяти 168
Список литературы 170
